靜電放電是CMOS電路中最為嚴重的失效機理之一，嚴重的會造成電路自我燒毀。本文論述了CMOS集成電路ESD保護的必要性，研究了在CMOS電路中ESD保護結構的設計原理，分析了該結構對版圖的相關要求，重點討論了在I/O電路中ESD保護結構的設計要求。

1、引言

靜電放電會給電子器件帶來破壞性的后果，它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發展，CMOS電路的特征尺寸不斷縮小，管子的柵氧厚度越來越薄，芯片的面積規模越來越大，MOS管能承受的電流和電壓也越來越小，而外圍的使用環境并未改變，因此要進一步優化電路的抗ESD性能，如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為IC設計者主要考慮的問題。

2、ESD保護原理

ESD保護電路的設計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過載而受損。在電路正常工作時，抗靜電結構是不工作的，這使ESD保護電路還需要有很好的工作穩定性，能在ESD發生時快速響應，在保護電路的同時，抗靜電結構自身不能被損壞，抗靜電結構的負作用(例如輸入延遲)必須在可以接受的范圍內，并防止抗靜電結構發生閂鎖。

3、CMOS電路ESD保護結構的設計

大部分的ESD電流來自電路外部，因此ESD保護電路一般設計在PAD旁，I/O電路內部。典型的I/O電路由輸出驅動和輸入接收器兩部分組成。ESD通過PAD導入芯片內部，因此I/O里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁路，將ESD電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。具體到I/O電路，就是與PAD相連的輸出驅動和輸入接收器，必須保證在ESD發生時，形成與保護電路并行的低阻通路，旁路ESD電流，且能立即有效地箝位保護電路電壓。而在這兩部分正常工作時，不影響電路的正常工作。

常用的ESD保護器件有電阻、二極管、雙極性晶體管、MOS管、可控硅等。由于MOS管與CMOS工藝兼容性好，因此常采用MOS管構造保護電路。

CMOS工藝條件下的NMOS管有一個橫向寄生n-p-n(源極-p型襯底-漏極)晶體管，這個寄生的晶體管開啟時能吸收大量的電流。利用這一現象可在較小面積內設計出較高ESD耐壓值的保護電路，其中最典型的器件結構就是柵極接地NMOS(GGNMOS，GateGroundedNMOS)。

在正常工作情況下，NMOS橫向晶體管不會導通。當ESD發生時，漏極和襯底的耗盡區將發生雪崩，并伴隨著電子空穴對的產生。一部分產生的空穴被源極吸收，其余的流過襯底。由于襯底電阻Rsub的存在，使襯底電壓提高。當襯底和源之間的PN結正偏時，電子就從源發射進入襯底。這些電子在源漏之間電場的作用下，被加速，產生電子、空穴的碰撞電離，從而形成更多的電子空穴對，使流過n-p-n晶體管的電流不斷增加，最終使NMOS晶體管發生二次擊穿，此時的擊穿不再可逆，則NMOS管損壞。

為了進一步降低輸出驅動上NMOS在ESD時兩端的電壓，可在ESD保護器件與GGNMOS之間加一個電阻。這個電阻不能影響工作信號，因此不能太大。畫版圖時通常采用多晶硅(poly)電阻。

只采用一級ESD保護，在大ESD電流時，電路內部的管子還是有可能被擊穿。GGNMOS導通，由于ESD電流很大，襯底和金屬連線上的電阻都不能忽略，此時GGNMOS并不能箝位住輸入接收端柵電壓，因為讓輸入接收端柵氧化硅層的電壓達到擊穿電壓的是GGNMOS與輸入接收端襯底間的IR壓降。為避免這種情況，可在輸入接收端附近加一個小尺寸GGNMOS進行二級ESD保護，用它來箝位輸入接收端柵電壓，如圖1所示。

圖1常見ESD的保護結構和等效電路

在畫版圖時，必須注意將二級ESD保護電路緊靠輸入接收端，以減小輸入接收端與二級ESD保護電路之間襯底及其連線的電阻。為了在較小的面積內畫出大尺寸的NMOS管子，在版圖中常把它畫成手指型，畫版圖時應嚴格遵循I/OESD的設計規則。

如果PAD僅作為輸出，保護電阻和柵短接地的NMOS就不需要了，其輸出級大尺寸的PMOS和NMOS器件本身便可充當ESD防護器件來用，一般輸出級都有雙保護環，這樣可以防止發生閂鎖。