隨著芯片制造工藝不斷接近物理極限，芯片的布局設計——異構集成的3DIC先進封裝（以下簡稱“3DIC”）已經成為延續摩爾定律的最佳途徑之一。3DIC將不同工藝制程、不同性質的芯片以三維堆疊的方式整合在一個封裝體內，提供性能、功耗、面積和成本的優勢，能夠為5G移動、HPC、AI、汽車電子等領先應用提供更高水平的集成、更高性能的計算和更多的內存訪問。然而，3DIC作為一個新的領域，之前并沒有成熟的設計分析解決方案，使用傳統的脫節的點工具和流程對設計收斂會帶來巨大的挑戰，而對信號、電源完整性分析的需求也隨著垂直堆疊的芯片而爆發式增長。

 

芯和半導體此次發布的3DIC先進封裝設計分析全流程EDA平臺，將芯和2.5D/3DIC先進封裝分析方案Metis與新思 3DIC Compiler現有的設計流程無縫結合，突破了傳統封裝技術的極限，能同時支持芯片間幾十萬根數據通道的互聯。該平臺充分發揮了芯和在芯片-Interposer-封裝整個系統級別的協同仿真分析能力；同時，它首創了“速度-平衡-精度”三種仿真模式，幫助工程師在3DIC設計的每一個階段，能根據自己的應用場景選擇最佳的模式，以實現仿真速度和精度的權衡，更快地收斂到最佳解決方案。

 

芯和半導體聯合創始人、高級副總裁代文亮博士表示：“在3DIC的多芯片環境中，僅僅對單個芯片進行分析已遠遠不夠，需要上升到整個系統層面一起分析。芯和的Metis與新思的 3DIC Compiler的集成，為工程師提供了全面的協同設計和協同分析自動化功能，在設計的每個階段都能使用到靈活和強大的電磁建模仿真分析能力，更好地優化其整體系統的信號完整性和電源完整性。通過減少 3DIC 的設計迭代加快收斂速度，使我們的客戶能夠在封裝設計和異構集成架構設計方面不斷創新。”